AMD YES！未來CPU L2緩存也將實(shí)現(xiàn)堆疊

AMD YES！未來CPU L2緩存也將實(shí)現(xiàn)堆疊

鱈魚堡 / 2026-01-16 10:5627212

只要是熟悉PCDIY的游戲玩家們，都深知AMD在3D V-Cache技術(shù)上的成功。通過該技術(shù)搭載超大容量L3緩存的Ryzen X3D系列處理器，更是讓游戲幀數(shù)開啟了“火箭式”飆升模式。

但AMD顯然不會(huì)在目前的進(jìn)度上止步不前，就在剛才，AMD新公布了一篇名為“Balanced Latency Stacked Cache”的專利研究論文，主題為探索在將來的處理器上實(shí)現(xiàn)堆疊L2緩存的技術(shù)路線，并以此作為AMD下一步的研究項(xiàng)目。

AMD在該論文中給出了堆疊式L2緩存的設(shè)計(jì)架構(gòu)圖例。從一塊基底芯片，分別與一塊計(jì)算芯片和緩存芯片相連，然后在其上方再額外疊加一層計(jì)算芯片與緩存芯片。

圖中的單個(gè)緩存模塊由四個(gè)獨(dú)立的512K區(qū)域組成，并且還設(shè)有一個(gè)CCC控制電路，由此構(gòu)成總共為2MB的L2緩存。該L2緩存單元可以根據(jù)實(shí)際設(shè)計(jì)需要進(jìn)行堆疊擴(kuò)展，在示例圖中展示了可擴(kuò)大至雙層4MB的容量。

論文中提到的堆疊方案在原理上基本延續(xù)了之前用于L3緩存的3D V-Cache技術(shù)。即通過硅通孔垂直排布在每套堆疊緩存系統(tǒng)的中央，將L2、L3緩存堆疊層與基底芯片、計(jì)算模塊連接在一起。而整個(gè)系統(tǒng)則是由多個(gè)雙層堆疊系統(tǒng)構(gòu)成，其中CCC控制電路對(duì)于負(fù)責(zé)管控?cái)?shù)據(jù)的輸入輸出走線起到關(guān)鍵作用。

同時(shí)AMD還將傳統(tǒng)的平面布局1MB L2緩存進(jìn)行了對(duì)比，文中指出平面布局的1MB L2緩存典型延遲為14個(gè)時(shí)鐘周期，而采用堆疊技術(shù)的1MB L2緩存延遲只需要12個(gè)時(shí)鐘周期。從而表明，堆疊式L2緩存不僅可以擴(kuò)充其容量，而且還可以帶來更好的延遲表現(xiàn)，并且對(duì)于功耗和熱管理都有更好的改善。

從AMD發(fā)布的這項(xiàng)新研究，我們有理由相信，AMD將在3D V-Cache技術(shù)中持續(xù)深耕，并且未來將會(huì)把這項(xiàng)堆疊L2緩存技術(shù)整合到旗下的各類消費(fèi)級(jí)Ryzen和企業(yè)級(jí)EPYC處理器中，以此拉升性能上限，只是要等待這項(xiàng)技術(shù)的真正落地還尚需時(shí)日。不過一家歡喜一家愁，作為老對(duì)手的Intel如果不再拿出點(diǎn)新本事，日子可能就更加不太好過咯。