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在5月25日舉行的ISCAS 2026研討會上，華為公布了韜（τ）定律以及邏輯折疊技術。黃仁勛在臺北宴請供應鏈伙伴后，有媒體問黃仁勛如何看待華為新技術，他表示對臺積電不構成威脅。

在數十年時間里，半導體一直遵循摩爾定律發展，即集成電路上可以容納晶體管每隔18至24個月即可翻一倍。但是在進入2000年后，摩爾定律逐漸失效，大家尋求新的方法提升晶體管密度，華為韜（τ）定律、邏輯折疊技術就是在這背景下提出的。

韜（τ）定律是指時間縮微替代傳統的幾何縮微，翻譯成人話就是芯片性能提升，功耗、成本降低不再依靠制程微縮，而是要依靠立體封裝、異構整合等技術來實現；邏輯折疊則是重構、折疊邏輯單元，在制程不變下，通過降低互聯損耗、提升運行效率等方式來縮小芯片面積、提升性能。

對于媒體提問，黃仁勛原話是這對華為而言是一項突破，但并不會對臺積電構成威脅，而且臺積電以及中國臺灣地區在3D堆疊與芯粒技術領域，已有近十年的研發與應用積累。

很顯然，黃仁勛強調的是華為新技術不會對臺積電構成威脅，發展時間早不能等同臺積電領先華為時間長。對此，小編是相當認同的，畢竟臺積電早已不能為華為代工芯片了，華為搞出什么技術的確不影響臺積電，一旦華為半導體技術有能力威脅臺積電時，很多事情就不是臺積電所能控制的。